(Електронні компоненти) 5V927PGGI8

Атрибути продукту

Документи та ЗМІ

Екологічні та експортні класифікації

Додаткові ресурси

Деталі продукту
24-БІТНИЙ ПРОЦЕСОР ЦИФРОВОГО СИГНАЛУ

Motorola DSP56307, член сімейства DSP56300 програмованих процесорів цифрових сигналів (DSP), підтримує додатки бездротової інфраструктури із загальними операціями фільтрації.Співпроцесор покращеного фільтра (EFCOP) обробляє алгоритми фільтрації паралельно з роботою ядра, таким чином підвищуючи загальну продуктивність і ефективність DSP.Як і інші члени сімейства, DSP56307 використовує високопродуктивний двигун з одним тактовим циклом на інструкцію (код сумісний із популярним базовим сімейством Motorola DSP56000), циліндровий перемикач, 24-розрядну адресацію, кеш інструкцій і контролер прямого доступу до пам'яті, як на малюнку 1. DSP56307 забезпечує продуктивність 100 мільйонів інструкцій (MIPS) за секунду, використовуючи внутрішній тактовий генератор 100 МГц з ядром 2,5 В і незалежною вхідною/вихідною потужністю 3,3 В.

Огляд
Використовуючи колонкову архітектуру ASMBL (Advanced Silicon Modular Block) другого покоління, XC5VLX330T-3FFG1738I містить п’ять різних платформ (підсімейств), найбільший вибір серед усіх сімейств FPGA.Кожна платформа містить різне співвідношення функцій, щоб задовольнити потреби широкого спектру передових логічних конструкцій.На додаток до найдосконалішої високопродуктивної логіки, ПЛІС XC5VLX330T-3FFG1738I містять багато жорстких блоків системного рівня IP, включаючи потужні 36-Кбітові блоки RAM/FIFO, друге покоління 25 x 18 фрагментів DSP, технологію Select IO із вбудованим у цифровому керованому імпедансі, блоках джерело-синхронного інтерфейсу Chip Sync, функції системного моніторингу,

ОСОБЛИВОСТІ
Високопродуктивне ядро ​​DSP56300
● 100 мільйонів інструкцій за секунду (MIPS) із тактовою частотою 100 МГц при напрузі ядра 2,5 В і 3,3 VI/O
● Об'єктний код, сумісний із ядром DSP56000
● Високопаралельний набір інструкцій
● Арифметико-логічний пристрій даних (ALU)
- Повністю конвеєрний 24 x 24-розрядний паралельний помножувач-накопичувач
- 56-бітний паралельний стовбуровий зсув (швидкий зсув і нормалізація; генерація потоку бітів і аналіз)
- Умовні інструкції ALU
- 24-бітна або 16-бітна арифметична підтримка під програмним керуванням
● Блок управління програмою (PCU)
— Підтримка позиційно-незалежного коду (PIC).
- Режими адресації, оптимізовані для програм DSP (включаючи негайні зсуви)
— Вбудований контролер кешу інструкцій
- Апаратний стек з можливістю розширення пам'яті на кристалі
- Вкладені апаратні цикли DO
- Швидке автоповернення переривань
● Прямий доступ до пам'яті (DMA)
- Шість каналів DMA, що підтримують внутрішній і зовнішній доступ
- Одно-, дво- та тривимірні передачі (включаючи циклічну буферизацію)
- Переривання в кінці блоку
- Запуск від ліній переривання та всіх периферійних пристроїв
● Петля фазового підстроювання частоти (PLL)
- Дозволяє змінювати коефіцієнт поділу низької потужності (DF) без втрати блокування
- Вихідний годинник з усуненням перекосів
● Підтримка налагодження обладнання
- Модуль емуляції на кристалі (на CE).
- Спільна тестова група (JTAG) тестовий порт доступу (TAP)
- Режим трасування адреси відображає доступ до внутрішньої пам'яті програми через зовнішній порт