Нові оригінальні XC18V04VQG44C Spot Stock FPGA Field Programmable Gate Array Logic IC Chip Integrated Circuits

Атрибути продукту

Документи та ЗМІ

Екологічні та експортні класифікації

Додаткові ресурси

Пам'ять Xilinx – налаштування конфігурації для FPGA

Xilinx представляє серію XC18V00 PROM внутрішньосистемної конфігурації (рис. 1).Пристрої в цьому сімействі 3,3 В включають 4-мегабітний, 2-мегабітний, 1-мегабітний і 512-кілобітний PROM, які забезпечують простий у використанні, економічно ефективний метод перепрограмування та зберігання бітових потоків конфігурації Xilinx FPGA.

Коли FPGA перебуває в режимі Master Serial, він генерує годинник конфігурації, який керує PROM.Через короткий час доступу після ввімкнення CE та OE дані доступні на контакті PROM DATA (D0), який підключено до контакту DIN FPGA.Нові дані доступні через короткий час доступу після кожного наростаючого фронту тактової частоти.FPGA генерує відповідну кількість тактових імпульсів для завершення конфігурації.Коли FPGA перебуває в режимі Slave Serial, PROM і FPGA синхронізуються зовнішнім годинником.

Коли FPGA перебуває в режимі Master Select MAP, FPGA генерує конфігураційний годинник, який керує PROM.Коли FPGA перебуває в режимі Slave Parallel або Slave Select MAP, зовнішній генератор генерує тактовий сигнал конфігурації, який керує PROM і FPGA.Після ввімкнення CE та OE дані доступні на контактах PROM DATA (D0-D7).Нові дані доступні через короткий час доступу після кожного наростаючого фронту тактової частоти.Дані синхронізуються в FPGA за наступним переднім фронтом CCLK.Вільний генератор може використовуватися в режимах Slave Parallel або Slave Select MAP.

Кілька пристроїв можна каскадувати за допомогою виходу CEO для управління входом CE наступного пристрою.Входи синхронізації та виходи DATA всіх PROM у цьому ланцюзі з’єднані між собою.Усі пристрої сумісні та можуть каскадуватися з іншими членами сімейства або з сімейством одноразових програмованих послідовних PROM XC17V00.