order_bg

продуктів

Нові оригінальні XC18V04VQG44C Spot Stock FPGA Field Programmable Gate Array Logic IC Chip Integrated Circuits

Короткий опис:


Деталі продукту

Теги товарів

Атрибути продукту

ТИП ОПИС
Категорія Інтегральні схеми (ІС)

Пам'ять

Конфігурація Proms для FPGA

Виробник AMD Xilinx
Серія -
Пакет Піднос
Статус продукту Застаріле
Програмований тип У програмованому системі
Розмір пам'яті 4 Мб
Напруга – живлення 3 В ~ 3,6 В
Робоча температура 0°C ~ 70°C
Тип монтажу Поверхневий монтаж
Пакет / футляр 44-TQFP
Пакет пристроїв постачальника 44-VQFP (10×10)
Базовий номер продукту XC18V04

Документи та ЗМІ

ТИП РЕСУРСУ ПОСИЛАННЯ
Таблиці даних Серія XC18V00
Екологічна інформація Сертифікат RoHS Xiliinx

Сертифікат Xilinx REACH211

PCN Obsolescence/ EOL Кілька пристроїв 01.06.2015

Mult Device EOL Rev3 9 травня 2016 р

Кінець життя 10 січня 2022 р

Зміна статусу частини PCN Частини повторно активовано 25 квітня 2016 р
Таблиця даних HTML Серія XC18V00

Екологічні та експортні класифікації

АТРИБУТ ОПИС
Статус RoHS Відповідає ROHS3
Рівень чутливості до вологи (MSL) 3 (168 годин)
Статус REACH REACH Не впливає
ECCN 3A991B1B1
ХЦУС 8542.32.0071

Додаткові ресурси

АТРИБУТ ОПИС
Стандартний пакет 160

Пам'ять Xilinx – налаштування конфігурації для FPGA

Xilinx представляє серію XC18V00 PROM внутрішньосистемної конфігурації (рис. 1).Пристрої в цьому сімействі 3,3 В включають 4-мегабітний, 2-мегабітний, 1-мегабітний і 512-кілобітний PROM, які забезпечують простий у використанні, економічно ефективний метод перепрограмування та зберігання бітових потоків конфігурації Xilinx FPGA.

Коли FPGA перебуває в режимі Master Serial, він генерує годинник конфігурації, який керує PROM.Через короткий час доступу після ввімкнення CE та OE дані доступні на контакті PROM DATA (D0), який підключено до контакту DIN FPGA.Нові дані доступні через короткий час доступу після кожного наростаючого фронту тактової частоти.FPGA генерує відповідну кількість тактових імпульсів для завершення конфігурації.Коли FPGA перебуває в режимі Slave Serial, PROM і FPGA синхронізуються зовнішнім годинником.

Коли FPGA перебуває в режимі Master Select MAP, FPGA генерує конфігураційний годинник, який керує PROM.Коли FPGA перебуває в режимі Slave Parallel або Slave Select MAP, зовнішній генератор генерує тактовий сигнал конфігурації, який керує PROM і FPGA.Після ввімкнення CE та OE дані доступні на контактах PROM DATA (D0-D7).Нові дані доступні через короткий час доступу після кожного наростаючого фронту тактової частоти.Дані синхронізуються в FPGA за наступним переднім фронтом CCLK.Вільний генератор може використовуватися в режимах Slave Parallel або Slave Select MAP.

Кілька пристроїв можна каскадувати за допомогою виходу CEO для управління входом CE наступного пристрою.Входи синхронізації та виходи DATA всіх PROM у цьому ланцюзі з’єднані між собою.Усі пристрої сумісні та можуть каскадуватися з іншими членами сімейства або з сімейством одноразових програмованих послідовних PROM XC17V00.


  • Попередній:
  • далі:

  • Напишіть своє повідомлення тут і надішліть його нам